W charakterze danych wejściowych były wykorzystywane przykłady testowe układów kombinacyjnych opracowane w MCNC (Microelectronics Center of North Carolina). Dane przykłady są przedstawione w postaci plików tekstowych w formacie wejściowym systemu SIS.
Przy syntezie każdego przykładu za pomocą pakietów przemysłowych (MAX+PLUS II firmy Altera, WebPack firmy Xilinx i FPGA Advantage firmy Mentor Graphics) były wykonywane kolejno następujące czynności:
· opis wejściowego układu za języka systemu SIS za pomocą konwertera pakietu ZUBR został konwertowany na język VHDL (dla pakietu MAX+PLUSII – na język AHDL);
· wykonywano syntezę układu kombinacyjnego za pomocą pakietu przemysłowego na PLD odpowiedniej rodziny, przy czym parametry syntezy były ustawiane na maksymalną minimalizację kosztów (powierzchni układu);
· rezultaty syntezy oceniano ze względu na koszt (liczbę wykorzystanych makrokomórek/elementów logicznych PLD) i szybkość działania (maksymalne opóźnienie w nanosekundach przy przejściu sygnałów z wejść na wyjścia układu kombinacyjnego) za pomocą pakietu przemysłowego.
Przy syntezie każdego testowego przykładu z wykorzystaniem pakietu ZUBR wykonywano kolejno następujące czynności:
· wykonywano syntezę układu kombinacyjnego za pomocą pakietu ZUBR na PLD odpowiedniej rodziny;
· formowano zbiór funkcji Boolowskich odpowiadający syntezowanemu układowi kombinacyjnemu;
· zbiór równań logicznych konwertowano za pomocą konwertera pakietu ZUBR do języka VHDL (AHDL dla systemu MAX+PLUS II);
· wykonywano syntezę układu kombinacyjnego za pomocą pakietu przemysłowego na PLD odpowiedniej rodziny, przy czym parametry syntezy były ustawiane na maksymalną minimalizację kosztów (powierzchni układu);
· rezultaty syntezy oceniano ze względu na koszt (liczbą wykorzystanych makrokomórek/elementów logicznych PLD) i szybkość działania (maksymalne opóźnienie w nanosekundach przy przejściu sygnałów z wejść na wyjścia układu kombinacyjnego) za pomocą pakietu przemysłowego.
Dla pokazania rezultatów badań eksperymentalnych przyjęto następujące oznaczenia:
Name – nazwa testowego przykładu (pliku);
L – liczba wejść układu kombinacyjnego;
N – liczba wyjść układu kombinacyjnego;
P – liczba różnych koniunkcji w tablicowej postaci układu kombinacyjnego;
CA – koszt realizacji (liczba makrokomórek/elementów logicznych) układu kombinacyjnego syntezowanych za pomocą pakietu MAX+PLUS II firmy Altera;
CX – koszt realizacji układów kombinacyjnych syntezowanych za pomocą pakietu WebPack firmy Xilinx;
CM – koszt realizacji układów kombinacyjnych syntezowanych za pomocą pakietu FPGA Advantage firmy Mentor Graphics;
C1,…,C6 – koszty realizacji układów kombinacyjnych przy wykorzystaniu metod -odpowiednio М1,…,М6 – syntezy układów kombinacyjnych pakietu ZUBR;
DA – szybkość działania (wartość maksymalnego opóźnienia w nanosekundach przy przejściu sygnału z wejść na wyjścia układu) układów kombinacyjnych, syntezowanych za pomocą pakietu MAX+PLUS II firmy Altera;
DX – szybkość działania układów kombinacyjnych syntezowanych za pomocą pakietu WebPack firmy Xilinx;
DM – szybkość działania układów kombinacyjnych syntezowanych za pomocą pakietu FPGA Advantage firmy Mentor Graphics;
D1,…,D6 – szybkość działania układów kombinacyjnych przy wykorzystaniu odpowiednio metod М1,…,М6 syntezy układów kombinacyjnych pakietu ZUBR.
– dla rodziny CLASSIC
ze względu na szybkość działania
– dla rodziny MAX 7000
ze względu na szybkość działania
– dla rodziny FLEX 10K
ze względu na szybkość działania
– dla rodziny CLASSIC
ze względu na szybkość działania
– dla rodziny CLASSIC
ze względu na szybkość działania
– dla rodziny MAX 7000
ze względu na szybkość działania
– dla rodziny FLEX 10K
ze względu na szybkość działania
– dla rodziny XC 9500
ze względu na szybkość działania
– dla rodziny VIRTEX II
ze względu na szybkość działania
– dla rodziny MAX 7000
ze względu na szybkość działania
– dla rodziny FLEX 10K
ze względu na szybkość działania
– dla rodziny XC 9500
ze względu na szybkość działania
– dla rodziny VIRTEX II
ze względu na szybkość działania